FPGA System Planner revolutionerer FPGA planlægningsfasen

Oprettet dato: 19. maj 2009

Cadence har netop annonceret Cadence® OrCAD® og Allegro® FPGA System Planner.

FPGA System Planner giver FPGA designeren mulighed for at optimere pin assignment og komponent placering, inden

der er oprettet diagrammer eller lavet PCB layout. FPGA designeren kan også hurtigt afdække forskellige strategier

for komponentvalg f.eks. én stor FPGA eller to små FPGA'er.

FPGA System Planner er klar til levering sammen med Cadence OrCAD og Allegro Release 16.2 via en opdatering.

Det typiske FPGA Design Flow

I det traditionelle FPGA Design Flow laver designeren system niveau planlægning i Excel, Visio eller lignende værktøj.

Herefter oprettes diagramsymboler og diagrammer. Diagrammerne overføres til printet uden nogen væsentlig form

for FPGA intelligens. Hvis der sker ændringer i pin assignment, sker det ofte på printet og ændringerne kommunikeres

tilbage til diagrammet.

Denne information leveres ofte via f.eks. Excel, Visio eller en constraint fil tilbage til FPGA Design værktøjet.

Problemet ved denne metode er, at der ikke tages hensyn til FPGA'ens interne arktitektur, hvilket kan resultere i

pin assignments, som giver timing problemer internt på FPGA'en.

Med andre ord er det ikke sikkert, at FPGA designeren er klar over - og har accepteret - de gennemførte pin

assignment ændringer på printet.

Figur 1: Manuel pin assigment og rettelser i dette på printet koster ofte mange iterationer mellem PCB, diagram og FPGA design værktøjet.

Hele denne proces er langsom og giver stor risiko for et fejlbehæftet design.

I et FPGA design forløb tages der normalt ikke hensyn til PCB design og omvendt. Typisk kan denne proces tage

5 - 6 eller flere iterationer samtidig med, at pin assignment på print niveau også medfører, at FPGA'en skal

”place and routes” igen -  hvis det er muligt.

FPGA System Planner

OrCAD/Allegro FPGA System Planner er et planlægningsværktøj, hvor designet specificeres på et overordnet niveau.

Informationen overleveres intelligent til både diagram og PCB. Dermed bliver det forarbejde, som traditionelt er sket i

f.eks. Visio, indfanget på intelligent vis. Dette eliminerer en stor mængde manuelt arbejde, medfører mindre behov

for optimering og færre iterationer mellem diagram, PCB og FPGA Design værktøjet.

FPGA'er og tilknyttede microprocessorer, dsp'er, hukommelseskredse etc. placeres i arbejdsområdet i FPGA System

Planner. Herefter defineres forbindelserne mellem disse komponenter på højt niveau under hensyntagen til kredsenes

interne arkitektur. Der er ikke tale om at ”trække ledninger” som ved traditionel diagramtegning, i stedet angives

hvilke signaler, der går fra FPGA til f.eks. hukommelseskredse samt kravene til disse signaler.

Disse krav kan omhandle, hvilke banke på FPGA'en signalerne skal tilknyttes, ligesom der kan tages hensyn til

interne clock regler for FPGA arkitekturen. Ud fra denne information oprettes automatisk en række forbindelser i

arbejdsområdet. FPGA System Planner indeholder et meget kraftigt syntese værktøj, der optimerer forbindelserne til

FPGA'en, således at signalerne tildeles de korrekte FPGA banke og pins ud fra de specificerede krav.

Denne syntese tager hensyn til FPGA'ens arkitektur og sørger for, at forbindelserne ikke er krydsede, samtidig med

at f.eks. regler vedrørende interne clocks i FPGA'en overholdes. Dette gør, at printet er langt nemmere at route.

Der er desuden mulighed for interaktivt at flytte, spejlvende og rotere komponenterne eller helt bytte om på

forbindelserne afhængigt af, hvad der er mest optimalt.

På denne måde planlægges den bedst mulige pin assignment på FPGA'en under hensyntagen til PCB designet.

Når planlægningen af designet er færdigt, opretter FPGA System Planner automatisk et diagram med alle forbindelser

samt et PCB med komponent placering.

Figur 2: OrCAD og Allegro FPGA System Planer er tæt integreret med OrCAD og Allegro løsningerne til diagramtegning

og printudlægning. FPGA og interface komponenter placeres og forbindes i FPGA System Planner, hvorefter signalerne

tildeles til FPGA pins afhængig af FPGA arkitektur og krav til signalerne.

Da den initiale placering er foretaget i FPGA System Planner, kan den genanvendes i PCB Editor.

Herefter kan de resterende komponenter placeres, og der kan arbejdes videre med printet. Ændringer til placeringen

tilbageføres til FPGA System Planner til en ny optimering (syntese), som siden kan opdatere diagrammet med

ændringer.

Fordelene er åbenlyse: FPGA System Planner værktøjet tager højde for både printudlægningsprocessen og FPGA

design problemstillingerne, så den kan tage hensyn til begge. FPGA System Planner opretter diagrammet ud fra

højniveau beskrivelsen, således at dette ikke skal gentegnes, men blot tilføjes resten af kredsløbet.

PCB Designeren behøver ikke foretage ændringer mht. pin assignment. Eventuelle placeringsændringer tilbageføres

til FPGA System Planner for ny optimering under hensyntagen til FPGA arkitektur.

Eksisterende diagramsymboler kan anvendes direkte i FPGA System Planner.

I forbindelse med oprettelsen af diagramsymbolet kan det splittes op efter flere forskellige metodikker, herunder

opdeling afhængig af hvilke komponenter, forbindelserne har fat i.

Dette giver et overskueligt diagram, hvor FPGA delelementerne kan placeres sammen med interface komponenterne

og dermed eliminere forbindelser, der går over flere diagramsider.

Figur 3: OrCAD og Allegro FPGA System Planer er et FPGA pin assignment planlægningsværktøj,

der sikrer optimale forbindelser på printet under hensyntagen til FPGA’ens indre arkitektur.

FPGA System Planner understøtter Xilinx arkitekturerne CoolRunner II/XPLA3, Spartan 3/3A og Virtex-4 og Virtex-5

samt Altera arkitekturerne Stratix II, Stratix II-GX, Stratix II-GXI og Stratix IV.

Løsningen er - som alle andre Cadence OrCAD og Allegro løsninger - skalérbar og kan leveres i 5 udgaver,

som kan fungere på tværs af Cadence PCB design løsningerne.

Således kan en OrCAD FPGA System Planner f.eks. kombineres med en Allegro PCB Design CIS L løsning.

For flere informationer og materiale se under FPGA System Planner

Tilbage til nyhedslisten