Der er et gennemgående mønster i, hvordan engineering-teams strukturerer deres PCB simuleringsworkflow — og det har en tendens til at producere det samme resultat, igen og igen.
Printet kommer tilbage fra fabrikation. Opstart afslører noget uventet — en forsyningsspænding, der falder under belastning, en grænseflade, der fejler ved maksimal datahastighed, eller en komponent, der nulstiller under bestemte driftsforhold. Ingeniørerne bruger dage på at indsnævre problemet. Simulering bekræfter til sidst årsagen. Rettelsen er ligetil. Respinnet tager tre uger.
Dette er standardforløbet. Det accepteres som normalt. Det afspejler et PCB simuleringsworkflow bygget op om verifikation frem for forebyggelse — og det behøver ikke at være sådan. Den samme simulering, der bekræfter et respin, ville også have forhindret det, hvis den var kørt tre uger tidligere.
Prisen for at opdage fejl for sent
Et board respin har direkte omkostninger: fabrikation, samling, ingeniørtid. Det har også indirekte omkostninger, der er sværere at kvantificere — forsinkede lanceringer, ressourcer trukket fra andre projekter og den akkumulerede belastning ved fejlretning under tidspres.
De problemer, der forårsager respins, er næsten altid strukturelle. Impedansmismatch, PDN-resonanser, IR drop-hotspots, diskontinuiteter i returvejen — det er systematiske problemer, der følger af designbeslutninger truffet under skemategning og layout. De er ikke tilfældige fejl. De er forudsigelige konsekvenser af specifikke valg. De fleste af dem kan identificeres, inden routing begynder — men kun hvis analysen er bygget ind i processen på det rigtige tidspunkt.
Grunden til, at de opdages sent, er ikke, at de er svære at detektere. Det er, at simulering typisk behandles som et verifikationstrin til sidst i designprocessen — noget man gør for at bekræfte, at et færdigt layout er korrekt. På det tidspunkt betyder rettelse af et strukturelt problem ofte, at betydelige dele af printet skal routes om.
Det er et PCB simuleringsworkflow-problem, ikke et værktøjsproblem. Værktøjerne til at fange disse fejl tidligere findes og er bredt tilgængelige. Spørgsmålet er, hvornår i processen de bruges.
Omstrukturering af PCB simuleringsworkflow
At flytte signal- og strømintegritetsanalyse tidligere i processen betyder ikke, at man skal køre fuld simulering, inden noget layout eksisterer. Det betyder at gøre simulering til et input til designbeslutninger — ikke blot en evaluering af deres resultat. Målet er at fange strukturelle problemer, mens der stadig er tid til at håndtere dem uden et respin.
I praksis ser omstrukturering af PCB simuleringsworkflow ud som en række konkrete ændringer i arbejdssekvensen.
Impedans og stackup defineres inden routing. Målimpedans for kritiske net, beregnet mod det faktiske board stackup, bør fastlægges, inden et trace placeres. Det tager en time. Det fastlægger routingkrav, der — hvis de følges konsekvent — forebygger impedansmismatch-fejl helt.
PDN-design og kondensatorvalg afsluttes i skemafasen. PDN-impedansanalyse kan køres med en skematisk model — inden layout-geometri eksisterer. Dette identificerer resonansrisici og muliggør optimering af kondensatorværdier og -typer inden placering. At flytte denne analyse frem med blot én designfase eliminerer typisk en hel kategori af strømintegritetsfejl.
IR drop modelleres, inden kobber hældes. En strømtæthedsmodel, bygget ud fra skemaet og den indledende komponentplacering, identificerer høj-modstandsstier. Korrektion af trace-bredder, inden routing er afsluttet, er en routingbeslutning. Korrektion efter fabrikation er et respin.
Returvejskontinuitet vurderes under komponentplacering. Plansplit, via-overgange og lagtildeling, der påvirker returstrømmens forløb, kan evalueres og korrigeres under placering — inden routing begynder. På routingstadiet kan rettelse af et problem med referenceplanet betyde, at flere lag skal routes om.
Ingen af disse trin kræver et helt nyt PCB simuleringsworkflow. De kræver det samme workflow, omarrangeret. Hvert trin flytter den samme analyse til et tidligere punkt i processen. Simuleringen ændrer sig ikke. Prisen for at handle på resultatet gør.
Hvad det kræver
At køre simulering tidligere kræver værktøjer, der understøtter pre-layout- eller parallel analyse — ikke blot post-layout-verifikation. Cadence Sigrity og signalintegritetsfunktionerne i OrCAD X er designet til netop dette — de muliggør PDN-analyse, impedansmodellering og returvejsvurdering på de stadier, hvor det er billigst at handle på resultaterne.
Det kræver også, at simulering er en del af standarddesign-workflowet — ikke noget, der sættes i gang, når et problem mistænkes. For mange teams er barrieren ikke kompetence eller værktøjer. Det er vane.
Ud over værktøjer kræver skiftet tilpasning mellem layout-ingeniøren og SI-analytikeren på stadier, hvor de typisk ikke interagerer. I mange teams sker signalintegritetsgennemgangen, efter layoutet er færdigt — fordi det er det tidspunkt, hvor layout-ingeniøren betragter arbejdet som afsluttet og sender det videre. At flytte gennemgangen frem betyder at bygge eksplicitte checkpoints ind i workflowet frem for at stole på en sen overdragelse.
Et mønster, vi regelmæssigt ser, når teams omstrukturerer deres proces: den første pre-layout PDN-analyse tager længere tid end forventet, fordi teamet skal træffe eksplicitte beslutninger, de tidligere traf intuitivt. Den anden kørsel er hurtigere. Inden det tredje print er de tidligere kontroller blevet rutine.
Det praktiske argument
De ti mest almindelige signal- og strømintegritetsproblemer, der forårsager PCB-designfejl — impedansmismatch, crosstalk, PDN-resonans, IR drop, ground bounce, diskontinuiteter i returvejen, via stubs, utilstrækkelig afkobling, timing skew og EMI-lækage — kan alle fanges inden fabrikation. De fleste af dem kan fanges, inden routing er afsluttet. [Intern link: artikel om de 10 SI/PI-problemer]
For teams, der har omstruktureret deres proces, viser effekten sig to steder: færre fund ved endelig verifikation og kortere fejlretningscyklusser, når problemer opstår. Når en fejl fanges under skemagennemgang, er der typisk én ingeniør, ét krav og én beslutning. Når den dukker op under board bring-up, er der en fejlretningssession, en årsagsundersøgelse, en rettelse og et respin.
Det er ikke et argument for en mere kompliceret designproces. Det er et argument for at sætte de rigtige kontroller på det rigtige tidspunkt i den eksisterende.
PCB simuleringsworkflowet er det samme, uanset om du kører det under skemagennemgang eller under board bring-up. Prisen for at handle på resultatet er ikke.
Hvis dit team arbejder med Cadence Sigrity, OrCAD X eller lignende SI/PI-værktøjer og ønsker at integrere simulering i designflowet fra starten, kan Nordcads specialister gennemgå jeres aktuelle proces og identificere, hvor analysen kan flyttes frem. Vi arbejder med engineering-teams i hele Norden om præcis dette.